「Verilog学习笔记」状态机-非重叠的序列检测

news/2024/2/29 4:24:59
专栏前言

本专栏的内容主要是记录本人学习Verilog过程中的一些知识点,刷题网站用的是牛客网

根据题意 定义一个五位的中间变量lock 每次始终上升沿来临时 判断当前寄存器的低四位+新数据是否等于10111 如果等于 则下一时刻lock应被清空 否则lock等于当前的lock的低四位+新数据

`timescale 1ns/1nsmodule sequence_test1(input wire clk  ,input wire rst  ,input wire data ,output reg flag
);
//*************code***********//reg [4:0] lock ; always @ (posedge clk or negedge rst) beginif (~rst) lock <= 'd0 ; else if ({lock[3:0], data} == 5'b10111) lock <= 'd0 ; else lock <= {lock[3:0], data} ;endalways @ (posedge clk or negedge rst) beginif (~rst) flag <= 'd0 ; else if ({lock[3:0], data} == 5'b10111) flag <= 1'd1 ; else flag <= 'd0 ;end//*************code***********//
endmodule

https://www.xjx100.cn/news/3118825.html

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